十多年来，原子级薄半导体一直被视为硅最有前景的替代品之一。这些材料仅有一个原子厚，拥有卓越的电学特性，有望推动开发速度更快、体积更小、能效更高的晶体管，突破现有芯片技术的极限。然而，尽管在发现新型二维半导体方面取得了显著进展，但一个长期存在的工程难题仍然阻碍着相关研究的进展。
为了制造功能性晶体管，工程师需要在半导体上添加一层超薄绝缘层，称为栅极介质层，以控制电子流动。更薄的层可以增强电学控制，这在晶体管尺寸不断缩小时变得至关重要。然而，使用原子级薄的材料可能会损害敏感的电子界面，导致电子散射，从而影响工程师所期望的性能提升。多年来，半导体行业一直面临着一个棘手的难题：要么提高栅极控制，要么保持载流子迁移率，但两者很难兼得。
国立阳明交通大学（NYCU）的研究人员与台积电企业研究院合作，提出了一种新的界面工程策略，有助于克服这一长期存在的瓶颈。该研究发表于 《自然·电子学》杂志，表明通过精心重新设计半导体与其绝缘层之间的原子边界，可以同时实现极致的介电常数微缩，并在原子级薄晶体管中保持优异的电性能。研究团队并没有寻求一种全新的半导体材料，而是专注于两种材料之间的界面，该界面仅有几个原子厚。
“多年来，改进原子级薄晶体管的努力主要集中在发现更好的半导体材料上，”该研究的通讯作者、纽约城市大学的张文豪教授说。“我们的研究表明，材料之间的原子界面同样重要。通过对这一界面进行工程设计，我们能够减少多年来限制二维晶体管发展的根本性权衡之一。”
现代半导体技术依赖于晶体管各个组件的小型化。栅极介质层是关键元件，它作为绝缘层将栅极电极与晶体管沟道隔开。在传统的硅技术中，多年的工程研发使得介电材料能够控制越来越小的器件。然而，原子级薄的半导体面临着不同的挑战：它们的表面缺乏悬空键，这使得超薄介电薄膜难以均匀生长。传统的沉积方法通常会导致覆盖不完整、界面缺陷和电学无序，所有这些都会降低载流子迁移率并降低晶体管性能。世界各地的研究人员提出了各种解决方案，从新型介电材料和分子种子层到替代氧化物沉积技术。尽管已经取得了许多改进，但同时实现低等效氧化物厚度、强静电控制和高载流子迁移率仍然是一个难题，尤其是在晶圆级化学气相沉积（CVD）生长的单层二硫化钼（MoS₂）中。
纽约城市大学的研究团队专注于界面本身的工程设计，而非替换半导体或栅极介质。他们首先在单层二硫化钼（MoS₂）上直接沉积一层超薄的外延铝层，然后小心地将其氧化，形成约0.42纳米厚的氧化铝，最后添加高介电常数（高κ）的氧化铪栅极介质。尽管厚度仅为纳米级，但这种精心设计的界面同时发挥着两个至关重要的作用。首先，它为氧化铪在MoS₂表面的均匀生长提供了一个光滑连续的基底。其次，它起到原子缓冲层的作用，减少了介质和半导体之间的电干扰，从而有助于维持晶体管沟道中的电子流动。该界面并非简单地分隔两种材料，而是主动增强了它们的协同功能。
利用这种界面工程方法，研究人员开发出了由化学气相沉积（CVD）法生长的单层二硫化钼（MoS₂）制成的短沟道顶栅晶体管，其等效氧化层厚度接近1纳米。这些器件表现出低漏电流、极小的迟滞效应，并且在沟道长度约为100纳米的晶体管中实现了0.45 mS μm⁻¹的最大跨导。至关重要的是，这些结果展示了介电常数大幅缩小、静电控制和载流子传输持续性这三者罕见的结合：这三点通常很难在原子级薄晶体管中同时实现。由于该研究使用的是CVD法生长的单层MoS₂而非机械剥离的薄片，研究人员认为这种方法使该技术更接近于适用于未来晶圆级制造的材料。
除了器件性能之外，研究人员认为这项研究是半导体工程领域更大变革的一部分。多年来，晶体管技术的进步主要集中在发现新的半导体材料或缩小器件尺寸上。然而，工程师们现在意识到，这些材料之间的原子级界面（仅有几个原子厚的区域）对于决定材料协同工作的性能至关重要。这项研究进一步证实了越来越多的证据表明，理解和控制这些原子级界面可能与创造新材料同等重要。
“当晶体管元件的厚度只有几个原子层时，界面不再仅仅是材料之间的边界，而是成为器件的活性部分，”该研究的通讯作者李宗恩教授说。“学会以原子级精度设计这些界面，为设计未来的半导体器件开辟了新的机遇，而这些机遇仅靠改变单一材料是难以实现的。”
随着半导体产业突破传统硅基尺寸缩小的局限，原子级薄半导体因其在未来低功耗逻辑电路和复杂电子系统中的应用而备受关注。尽管大规模生产仍需进一步优化制造工艺，但研究人员认为，他们的界面工程方法是实现可行二维电子器件的关键一步。总体而言，该研究表明，未来半导体领域的突破不仅取决于新材料的发现，还取决于对连接这些材料的原子界面的理解和工程设计。随着晶体管尺寸逼近单个原子尺度，界面本身可能成为器件最重要的组成部分之一。
（来源：内容来自半导体行业观察综合）
